Circuit for testing cells of an integrated semiconductor programmable memory

Abstract

Abstract Translated from German Schaltungsanordnung für die Prüfung von Speicherzellen programmierbarer MOS-integrierter Halbleiterspeicher, insbesondere nichtflüchtiger Halbleiterspeicher vom Floating-Gate-Typ, mit einer aktiven Programmier- und Lese-Betriebsart, in der alle Wortleitungen des Halbleiterspeichers bis auf eine ausgewählte Wortleitung auf einem tiefen Pegel liegen, und mit einer inaktiven Stromspar-Betriebsart (power down mode), in der alle Wortleitungen auf einem hohen Pegel liegen, wobei diese beiden Betriebsarten durch ein Signal (PD) repräsentiert sind, das für die aktive Betriebsart einen ersten Pegel und für die inaktive Betriebsart einen zweiten Pegel besitzt. Zur Verkürzung der Testzeit ist dabei im Halbleiterspeicher ein Kreis (20, T 22 ; T 30 bis T 3 7 und T 22 ) vorgesehen, über den das Betriebsart-Kennzeichnungssignal (PD) für die Speicherzellen-Prüfung, bei der die Wortleitungen mit einer der Programmierspannung entsprechenden Spannung beaufschlagt werden, als Funktion eines von außen in den Halbleiterspeicher eingespeisten Signals von dem die aktive Betriebsart kennzeichnenden Pegel auf den die inaktive Betriebsart kennzeichnenden Pegel schaltbar ist, so daß alle Wortleitungen gleichzeitig auf einen für die Programmierung erforderlichen Pegel schaltbar sind. Circuit arrangement for testing memory cells of programmable MOS-integrated semiconductor memories, in particular non-volatile semiconductor memories of the floating gate type, with an active programming and reading mode in which all word lines of the semiconductor memory are at a low level except for a selected word line, and with an inactive power-down mode, in which all word lines are at a high level, these two operating modes being represented by a signal (PD) which has a first level for the active operating mode and a second level for the inactive operating mode Level. To shorten the test time, a circuit (20, T 22 ; T 30 to T 3 7 and T 22 ) is provided in the semiconductor memory, via which the operating mode identification signal (PD) for the memory cell test, in which the word lines with one of the Programming voltage corresponding voltage are applied, as a function of a signal fed from the outside into the semiconductor memory from the level characterizing the active operating mode to the level characterizing the inactive operating mode, so that all word lines can be switched simultaneously to a level required for programming.

Inventors

• 👤 Burkhard Dipl.-Ing. Giebel
• 👤 Hans Dr.Rer.Nat. Dipl.-Phys. Moormann
• 👤 Lothar Dr.Rer.Nat. Schrader

Bibliographic Details